Intel Erasure Decoder Reference Design

Актуализиран за Intel® Quartus® Prime Design Suite: 17.0
ID: 683099
Версия: 2017.05.02

Относно референтния дизайн на декодера за изтриване

• Декодерът за изтриване е конкретен тип декодер на Рийд-Соломон, който използва недвоичен, цикличен, линеен блоков код за коригиране на грешки.
• В декодер на Рийд-Соломон с възможност за декодиране с изтриване, броят на грешките (E) и изтриванията (E'), които можете да коригирате, е: n – k = 2E + E'
• Където n е дължината на блока, а k е дължината на съобщението (nk е равно на броя на символите за четност).
• Декодерът за изтриване отчита само изтриванията, така че способността за коригиране може да достигне максимума, даден от nk. Декодерът получава като входни данни местоположенията за изтриване, обикновено предоставени от демодулатора в кодиращата система, което може да посочи някои получени кодови символи като ненадеждни. Дизайнът не трябва да надвишава способността за корекция на изтриването. Дизайнът третира символите, които показва като изтриване, като нулева стойност.

Характеристики

• Насочен към устройства Stratix® 10
• Коригира изтриванията
• Паралелна работа
• Контрол на потока

Функционално описание на декодера за изтриване

• Декодерът за изтриване не коригира грешки, а само изтривания. Избягва сложността на намирането на местоположения за грешки, което изисква декодирането на Reed-Solomon.
• Алгоритъмът и архитектурата на дизайна са различни от декодера на Рийд-Соломон. Декодирането чрез изтриване е форма на кодиране. Той се опитва да запълни входа с p=nk символи, за да формира валидна кодова дума, като изпълни уравненията за паритет. Паритетната матрица и генераторната матрица определят паритетните уравнения.
• Дизайнът работи само с малки кодове на Рийд-Соломон, като RS(14,10), RS(16,12), RS(12,8) или RS(10,6). За малък брой символи за паритет (p < k) използвайте този дизайн; за голям брой символи за четност (p > kp), трябва да използвате генераторна матрица.
• Моделът на изтриване (представен от входа in_era с ширина n бита) адресира ROM, където дизайнът съхранява подматрици за паритет. Дизайнът има само np = n! к! n − k ! възможни модели на изтриване. Следователно дизайнът използва модул за компресиране на адреси.
• Дизайнът кодира адреса с броя на адресите, които са по-малки от адреса и имат зададени точно p бита.
• Декодерът за изтриване получава на своя вход произволна скорост на входящите символи, до общата дължина на блока n на цикъл за максимална производителност. Можете да конфигурирате паралелизма и броя на каналите, така че дизайнът да умножава входящите символи по броя на паралелните канали, които съответстват на различни кодови думи, пристигащи по едно и също време.
• Декодерът за изтриване произвежда пълната декодирана кодова дума, включително символи за проверка, в един цикъл (няколко кодови думи за няколко канала).

Входният буфер ви позволява броят на паралелните символи на канал да е по-малък от общата дължина на блока (n). Intel препоръчва да използвате входната честотна лента, освен ако паралелизмът не зависи от вашите изисквания за интерфейс.

IP основни параметри на декодера за изтриване

Параметър	Правни ценности	Стойност по подразбиране	Описание
Брой канали	1 до 16	1	Броят на входните канали (C) за обработка.
Брой битове на символ	3 до 12	4	Броят битове на символ (M).
Брой символи на кодова дума	1 до 2M–1	14	Общият брой символи на кодова дума (N).
Брой символи за проверка на кодова дума	1 до N–1	4	Броят символи за проверка на кодова дума (R).
Брой паралелни символи на канал	1 до N	14	Броят на символите, които пристигат паралелно на входа за всяка кодова дума (ПАР)
Полином на полето	Всеки валиден полином	19	Указва примитивния полином, определящ полето на Галоа.

Интерфейси и сигнали на декодер за изтриване

• Интерфейсът Avalon-ST поддържа противоналягане, което е механизъм за контрол на потока, при който приемник може да посочи на източника да спре изпращането на данни.
• Латентността на готовност на входния интерфейс на Avalon-ST е 0; броят на символите на такт е фиксиран на 1.
• Интерфейсите за часовник и нулиране управляват или получават сигнала за часовник и нулиране, за да синхронизират интерфейсите на Avalon-ST.

Avalon-ST интерфейси в DSP IP ядра

• Интерфейсите Avalon-ST дефинират стандартен, гъвкав и модулен протокол за трансфер на данни от интерфейс източник към интерфейс приемник.
• Входният интерфейс е Avalon-ST приемник, а изходният интерфейс е Avalon-ST източник. Интерфейсът Avalon-ST поддържа прехвърляне на пакети с пакети, подредени в множество канали.
• Avalon-ST interface signals can describe traditional streaming interfaces supporting asingle stream of data without knowledge of channels or packet boundaries. Such interfaces typically contain data, ready, and valid signals. Avalon-ST interfaces can also support more complex protocols for burst and packet transfers with packets interleaved across multiple channels. The Avalon-ST interface inherently synchronizes multichannel designs, which allows you to achieve efficient, time-multiplexed implementations without having to implement complex control logic.
• Интерфейсите на Avalon-ST поддържат обратно налягане, което е механизъм за контрол на потока, при който приемникът може да сигнализира на източника да спре изпращането на данни. Поглъщателят обикновено използва обратно налягане, за да спре потока от данни, когато неговите FIFO буфери са пълни или когато има задръстване на изхода.

Свързана информация

• Спецификации на интерфейса на Avalon

Изтриване на декодер IP основни сигнали

Часовник и сигнали за нулиране

Име	Тип Avalon-ST	Посока	Описание
clk_clk	clk	Вход	Основният системен часовник. Цялото IP ядро ​​работи на нарастващия ръб на clk_clk.
reset_reset_n	reset_n	Вход	Активен нисък сигнал, който нулира цялата система, когато бъде заявен. Можете да заявите този сигнал асинхронно. Трябва обаче да го деактивирате синхронно с сигнала clk_clk. Когато IP ядрото се възстанови от нулиране, уверете се, че данните, които получава, са пълен пакет.

Avalon-ST входни и изходни интерфейсни сигнали

Име	Тип Avalon-ST	Посока	Описание
в_готовост	готов	Изход	Сигнал за готовност за трансфер на данни, който показва, че приемникът е готов да приеме данни. Интерфейсът на приемника управлява сигнала in_ready, за да контролира потока от данни през интерфейса. Интерфейсът на поглъщане улавя сигналите на интерфейса за данни на текущия нарастващ фронт на clk.
in_valid	валиден	Вход	Сигнал за валидност на данните за указване на валидността на сигналите за данни. Когато заявите сигнала in_valid, сигналите на интерфейса за данни Avalon-ST са валидни. Когато деактивирате сигнала in_valid, сигналите на интерфейса за данни на Avalon-ST са невалидни и трябва да бъдат пренебрегнати. Можете да заявите сигнала in_valid винаги, когато има налични данни. Въпреки това приемникът улавя данните от източника само когато IP ядрото потвърди сигнала in_ready.
в_данни[]	данни	Вход	Въвеждане на данни, съдържащи символите на кодовата дума. Валиден само когато е заявено in_valid. Сигналът in_data е вектор, съдържащ C x ПАР символи. Ако ПАР < N, кодовата дума на всеки канал пристига за няколко цикъла.
в_ера	данни	Вход	Въвеждане на данни, което показва кои символи са изтрити. Валиден само когато е заявено in_valid. Това е вектор, съдържащ C x ПАР битове.
извън_готовост	готов	Вход	Сигнал за готовност за трансфер на данни, който показва, че модулът надолу по веригата е готов да приеме данни. Източникът предоставя нови данни (ако са налични), когато заявите сигнала out_ready и спира да предоставя нови данни, когато премахнете сигнала out_ready.
извън_валиден	валиден	Изход	Сигнал за валидност на данните. IP ядрото потвърждава сигнала out_valid високо, когато валиден изход е на out_data.
изходящи_данни	данни	Изход	Съдържа декодиран изход, когато IP ядрото потвърди сигнала out_valid. Коригираните символи са в същия ред, в който са въведени. Това е вектор, съдържащ C x N символи.
out_error	грешка	Изход	Показва кодова дума, която не може да се коригира.

• Заявен in_valid сигнал показва валидни данни.
• Всяка кодова дума може да пристигне за няколко цикъла, в зависимост от параметъра за паралелизъм. Дизайнът проследява структурата на входа, така че не изисква граници на пакети в интерфейса. Броят паралелни канали на дизайна увеличава пропускателната способност чрез репликиране на функционалните единици за всички едновременни канали. Този дизайн не използва многоканална поддръжка на Avalon-ST интерфейс.
• Когато декодерът потвърди сигнала out_valid, той предоставя валидни данни за out_data.
• Той извежда C кодови думи на цикъл, където C е броят на паралелните канали. IP ядрото подава сигнал out_error, когато получи некоригируема кодова дума, т.е.: когато IP ядрото превиши способността за корекция на изтриване

Референтен дизайн на декодер за изтриване
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
Други имена и марки могат да бъдат заявени като собственост на други.

Документи / Ресурси

Intel Erasure Decoder Reference Design [pdfИнструкции Референтен дизайн на декодер за изтриване, декодер за изтриване, справка за декодер за изтриване

Референции

• Ръководство за потребителя