MICROCHIP UG0877 SLVS-EC приемник за Polar Fire FPGA Ръководство за потребителя
История на ревизиите
Историята на ревизиите описва промените, които са били внедрени в документа. Промените са изброени по редакция, като се започне с текущата публикация.
Ревизия 4.0
Следното е обобщение на промените, направени в ревизия 4.0 на този документ.
- Заменени Фигура 2, страница 2, Фигура 3, страница 3, Фигура 8, страница 6 и Фигура 9, страница 7.
- Премахнат раздел Предаване на PLL, страница 4.
- Актуализирана таблица 1, страница 3, таблица 3, страница 7, таблица 4, страница 7 и таблица 5, страница 8.
- Актуализиран раздел PLL за генериране на Pixel Clock, страница 4.
- Актуализиран раздел Конфигурационни параметри, страница 7.
Ревизия 3.0
Следното е обобщение на промените, направени в ревизия 3.0 на този документ.
- SLVS-EC IP, страница 2
- Таблица 3 на страница 7
Ревизия 2.0
Следното е обобщение на промените, направени в ревизия 2.0 на този документ.
- SLVS-EC IP, страница 2
- Конфигурация на трансивъра, страница 3
- Таблица 3 на страница 7
Ревизия 1.0
Ревизия 1.0 беше първата публикация на този документ
SLVS-EC IP
SLVS-EC е високоскоростният интерфейс на Sony за следващо поколение CMOS сензори за изображения с висока разделителна способност. Този стандарт е толерантен към изкривяване от лента към лента поради вградената часовникова технология. Това прави дизайна на ниво платка лесен по отношение на високоскоростно предаване на дълги разстояния. SLVS-EC Rx IP ядрото осигурява SLVS-EC интерфейс за PolarFire FPGA за получаване на данни от сензора за изображения. IP поддържа скорост до 4.752 Gbps. IP ядрото поддържа две, четири и осем ленти за конфигурации RAW 8, RAW 10 и RAW 12. Следващата фигура показва системната диаграма за решението за камера SLVS-EC.
Фигура 1 • SLVS-EC IP блокова схема
Трансивърът Polar Fire® се използва като PHY интерфейс за сензора SLVS-EC, тъй като интерфейсът SLVS-EC използва технология за вграден часовник. Той също така използва 8b10b кодиране, което може да бъде възстановено с помощта на трансивъра PolarFire. PolarFire FPGA има до 24 трансивърни ленти с ниска мощност 12.7 Gbps. Тези приемо-предавателни ленти могат да бъдат конфигурирани като SLVS-EC PHY приемни ленти. Както е показано на предходната фигура, изходите на трансивъра са свързани към SLVS-EC Rx IP ядро.
Решение за приемник SLVS-EC
Следващата фигура показва изпълнението на най-високо ниво на проектиране на софтуера Libero SoC на SLVS-EC IP и необходимите компоненти за решението за приемник SLVS-EC.
Фигура 2 • SLVS-EC IP SmartDesign
Конфигурация на трансивъра
Следната фигура показва конфигурацията на интерфейса на трансивъра.
Фигура 3 • Конфигуратор на интерфейс на трансивър
Трансивърът може да бъде конфигуриран за две или четири ленти. Също така, скоростта на трансивъра може да бъде зададена на „Скорост на предаване на данни на трансивъра“. Интерфейсът SLVS-EC поддържа две скорости на предаване, както е посочено в следващата таблица.
Таблица 1 • SLVS-EC Скорост на предаване
| Степен на бод | Скорост на предаване в Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL за генериране на пикселен часовник
Необходим е PLL за генериране на пикселен часовник от генерирания от трансивъра Fabric часовник, който е LANE0_RX_CLOCK. Следва формулата за генериране на пикселен часовник.
Пиксел часовник = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Конфигурирайте PF_CCC за RAW 8, както е показано на следващата фигура.
Фигура 4 • Схема за регулиране на часовника
Описание на дизайна
Следната фигура показва структурата на SLVS-EC Frame Format.
Фигура 5 • Структура на формата на рамка SLVS-EC
Заглавието на пакета съдържа информация за сигналите за начало и край на рамката заедно с валидните редове. PHY контролните кодове се добавят над заглавката на пакета, за да формират SLVS-EC пакета. Следната таблица изброява различните PHY контролни кодове, използвани в протокола SLVS-EC.
Таблица 2 • Физически контролен код
PHY контролен код 8b10b Комбинация от символи
Стартов код К.28.5 – К.27.7 – К.28.2 – К.27.7
Код за край К.28.5 – К.29.7 – К.30.7 – К.29.7
Код на подложката К.23.7 – К.28.4 – К.28.6 – К.28.3
Код за синхронизиране K.28.5 – D.10.5 – D.10.5 – D.10.5
Код на празен ход D.00.0 – D.00.0 – D.00.0 – D.00.0
SLVS-EC RX IP ядро
Този раздел описва подробностите за хардуерното внедряване на SLVS-EC Receiver IP. Следващата фигура показва решението за приемник Sony SLVS-EC, което съдържа Polar Fire SLVS-EC RX IP. Този IP се използва във връзка с интерфейсния блок на трансивъра Polar Fire. Следната фигура показва вътрешните блокове на SLVS-EC Rx IP.
Фигура 6 • Вътрешни блокове на SLVS-EC RX IP
подравнител
Този модул получава данните от блоковете на трансивъра PolarFire и се подравнява към кода за синхронизиране. Този модул търси кода за синхронизиране в байтовете, получени от трансивъра, и се заключва към границата на байта.
slvsec_phy_rx
Този модул получава данните от алайнера и декодира входящите SLVS PHY пакети. Този модул преминава през синхронизиращата последователност и след това генерира сигнала pkt_en, започвайки от началния код и завършва в крайния код. Той също така премахва PAD кода от пакетите с данни и изпраща данните към следващия модул, който е slvsrx_decoder.
slvsrx_декодер
Този модул получава данните от модула slvsec_phy_rx и извлича пикселните данни от полезния товар. Този модул извлича четири пиксела на такт на лента и изпраща към изхода. Той генерира сигнал за валидна линия за активните линии, валидиращи активните видео данни. Той също така генерира сигнала за валидност на рамката, като разглежда началните и крайните битове на рамката в заглавката на пакета на SLVS-EC пакетите
FSM със състояния на декодиране на данни
Следната фигура показва FSM за SLVS-EC RX IP.
Фигура 7 • FSM за SLVS-EC RX IP
SLVS-EC IP конфигурация на приемник
Следващата фигура показва IP конфигуратора на приемника SLVS-EC.
Фигура 8 • IP конфигуратор на приемник SLVS-EC
Конфигурационни параметри
Следващата таблица изброява описанието на конфигурационните параметри, използвани при хардуерното внедряване на IP блок на приемник SLVS-EC. Това са общи параметри и могат да варират в зависимост от изискванията на приложението.
Таблица 3 • Конфигурационни параметри
Описание на име
DATA_WIDTH Ширина на входните пикселни данни. Поддържа RAW 8, RAW 10 и RAW 12.
LANE_WIDTH Номер на SLVS-EC ленти. Поддържа две, четири и осем ленти.
BUFF_DEPTH Дълбочина на буфера. Брой активни пиксели в активна видео линия.
Дълбочината на буфера може да се изчисли с помощта на следното уравнение:
BUFF_DEPTH = Цел ((Хоризонтална разделителна способност * RAW ширина) / (32 * Ширина на лентата))
Example: RAW ширина = 8, ширина на лентата = 4 и хоризонтална разделителна способност = 1920 пиксела
BUFF_DEPTH = Таван ((1920 * 8)/ (32* 4)) = 120
Входове и изходи
Следващата таблица изброява входните и изходните портове на SLVS-EC RX IP конфигурационните параметри
Таблица 4 • Входни и изходни портове
| Име на сигнала | Посока | ширина | Описание |
| LANE#_RX_CLK | Вход | 1 | Възстановен часовник от трансивъра за тази конкретна лента |
| ЛЕНТА#_RX_ГОТОВ | Вход | 1 | Сигнал за готови данни за Lane |
| ЛЕНТА#_RX_VALID | Вход | 1 | Данни Валиден сигнал за лента |
| LANE#_RX_DATA | Вход | 32 | Лейн възстанови данните от трансивъра |
| LINE_VALID_O | Изход | 1 | Сигнал за валидност на данните за активни пиксели в линия |
| FRAME_VALID_O | Изход | 1 | Валиден сигнал за активни линии в рамка |
| DATA_OUT_O | Изход | DATA_WIDTH*LANE_WIDTH*4 | Извеждане на пикселни данни |
Времева диаграма
Следващата фигура показва SLVS-EC IP времевата диаграма.
Фигура 9 • SLVS-EC IP времева диаграма
Използване на ресурсите
Следващата таблица показва използването на ресурсите на asample SLVS-EC Receiver Core, внедрено в PolarFire FPGA (пакет MPF300TS-1FCG1152I), за RAW 8 и четири ленти и конфигурация с хоризонтална разделителна способност 1920.
Таблица 5 • Използване на ресурсите
| елемент | Използване |
| DFF | 3001 |
| 4-входни LUT | 1826 |
| LSRAMs | 16 |
Документи / Ресурси
 |
MICROCHIP UG0877 SLVS-EC приемник за PolarFire FPGA [pdf] Ръководство за потребителя UG0877, UG0877 SLVS-EC приемник за PolarFire FPGA, SLVS-EC приемник за PolarFire FPGA, приемник за PolarFire FPGA, PolarFire FPGA |
